本发明提供一种高速大位宽乘法器。该乘法器包括两个互补时钟、CLA加法器、溢出处理模块、译码器、K位乘单元和数据运算模块；该乘法器的运算方法为：将部分积分成两组，由不同的时钟对各组部分积进行控制，进行并行运算；在两个互补时钟的上升沿分别进行乘法运算和移位相加操作，即可得到最终的乘法结果。本发明的高速大位宽乘法器使得时钟周期消耗减少一半，提高了乘法器的运算速度。本发明的乘法器可以在集成电路、可编程逻辑器件、数字信号处理和通信等领域中使用，其特点是电路结构简单、占用资源少、速度快，同时能够实现大位宽操作数乘法运算。