本发明提供一种用于可测性设计的时钟网络结构。所述可测性设计的时钟网络结构包括顶层控制单元和模块控制单元，所述顶层控制单元由PLL时钟以及PLL分频时钟对应的时钟控制单元组成，所述模块控制单元由测试模块内部的时钟控制单元组成；所述顶层控制单元用于提供所述模块控制单元的时钟来源以及所述测试模块连接的时钟，所述模块控制单元用于提供所述测试模块内部逻辑结构测试的时钟。本发明能够根据测试目标在前期进行层次化网络设计，针对不同的测试模式进行灵活控制，便于设计人员管理和配置时钟。