本实用新型提供一种集成电路结构，包括DQ端口、第一区域和第二区域，第一区域位于DQ端口一侧，配置有用于写入的第一电路和用于读取的第二电路，第二区域位于第一区域的一侧，配置有用于写入的第三电路、用于读取的流水线单元和中继器。本实用新型将读写电路分区域布置，减少了芯片版图上全局数据线数量，从而减小了芯片面积和功耗；对读写数据线进行分离，减少了由连续性读取转为写入或由连续性写入转为读取时的时间间隙。