本发明属于集成电路技术领域，具体为GRMFPGA互联线网延时的计算方法。本发明可以用于GRMFPGA在时序驱动布线过程中对电路时序的建模，从而动态地评估当前路径的延时。本发明考虑到GRMFPGA的开关结构和负载、线长等影响延时的因素，并结合时序驱动布线阶段对时序信息的精度和速度要求，对开关和互连线的延时进行建模计算。相比传统的Elmore延迟模型，它从不同角度考虑对时序影响的变量，有更为简洁的计算形式。该模型在保证精度符合布线程序要求的同时，以较快的速度给出当前时序分析的结果。