本发明涉及一种SRAM防SSO的输出自调节电路，涉及集成电路设计领域，包括n个输出数据感应模块，用于检测SRAM输出数据D[n‑1,0]相对于上一时钟状态是否发生翻转；翻转计数模块，接收n个所述输出数据感应模块输出的所述n个数据翻转判定信号D[i]_sensor，并对所述n个数据翻转判定信号D[i]_sensor进行运算，得到相对应的和信号和进位信号；逻辑编码模块，对所述翻转计数模块提供的所述和信号和所述进位信号进行编码，提供不同延时档位的控制信号S[i](0≦i≦z‑1)，其中z为大于等于1的整数；以及延时控制模块，通过所述逻辑编码模块提供的所述控制信号S[i](0≦i≦z‑1)控制不同的延时档位，使得同时翻转的数据时序输出，以能自动重新调节同时翻转输出数据的输出时序。