本发明公开了一种高速数字ＦＩＲ滤波器，其使用Ｍ个ＦＩＲ滤波器基本单元，Ｍ为大于１的整数，在Ｍ个ＦＩＲ滤波器基本单元的每一个之后连接数据位宽速率变换单元，该数据位宽速率变换单元由ＦＰＧＡ内部集成的专用存储器模块实现，所述数据位宽速率变换单元将ＦＩＲ滤波器基本单元的输出数据转换为Ｎ路同时输出，Ｎ为大于１的整数，再将Ｍ个数据位宽速率变换单元的每一个中的第ｉ（ｉ＝１，２，．．．．．．Ｎ）路的输出数据使用加法器树相加得到Ｎ路滤波输出。以这种方式实现的ＦＩＲ滤波器，可以减少ＦＰＧＡ中以通用逻辑资源实现的加法器树的工作频率对专用数字信号处理模块实现的ＦＩＲ滤波器基本单元的工作频率的影响，即在使用ＦＰＧＡ现有资源的情况下，仍能使专用数字信号处理模块实现的ＦＩＲ滤波器基本单元以尽可能高的工作频率工作。