一种通信链路中高速数据加／解密模块，它包括：ＤＢ６２输入端口、ＦＰＧＡ加／解密处理模块、ＤＢ６２输出端口、随机数生成芯片、Ｆｌａｓｈ存储器芯片、配置和测试电路及电源供给网络。其间关系是：ＤＢ６２输入、输出端口分别与ＦＰＧＡ加／解密处理模块相连接；ＤＢ６２输入端口接收上级链路的差分信号给ＦＰＧＡ加／解密处理模块，ＦＰＧＡ加／解密处理模块提取数据信息并对数据进行加／解密，然后以ＬＶＤＳ差分信号形式输出被加／解密数据到ＤＢ６２输出端口；随机数生成芯片与ＦＰＧＡ加／解密处理模块相连接，Ｆｌａｓｈ存储器芯片与ＦＰＧＡ加／解密处理模块相连接，配置和测试电路与ＦＰＧＡ加／解密处理模块相连接；电源供给网络与整个加／解密处理模块中各个模块相连。本发明在高速数据通信和信息安全领域里具有广阔的应用前景。