本发明公开了一种高速计数和比较电路及其方法，该电路包括低频计数器、高频计数器、使能控制模块、时钟分频器与计数预设值分配模块；当外部计数使能信号启动时，根据所预设的默认输入值，设定低频计数器和高频计数器的预设默认值；当内部计数使能信号有效时，低频计数器开始计数；当低频计数器完成信号有效时，高频计数器开始计数；当高频计数器完成信号有效时，控制使能信号有效、内部计数使能信号无效，同时对低频计数器、高频计数器进行复位。本发明能降低计数器的时钟频率，降低组合逻辑电路的复杂度，从而在低节点的工艺条件下，实现电路的高性能。