公开了一种LDPC码译码器，包括：变量节点模块、校验节点模块、顶层模块、控制模块、桶形移位模块和第一存储模块；其中，所述顶层模块配置有折叠因子、例化并行数和对数似然比LLR信息的输入位宽，所述变量节点模块、校验节点模块和第一存储模块的例化个数等于所述例化并行数，所述控制模块配置为根据所述顶层模块提供的来自外部的译码控制参数控制所述变量节点模块、校验节点模块、第一存储模块和所述桶形移位模块并行完成LDPC码译码。本申请实施例的LDPC码译码器采用参数化的并行度灵活可配置的并行译码架构，可以适合于FPGA实现，并可以支持全部DVBS2标准模式。