本发明涉及占空比50％的连续整数分频器及包括其的锁相环电路，涉及半导体集成电路设计，通过在现有的占空比非50％的连续整数分频器的外围添加D触发器单元和逻辑门电路，对占空比非50％的连续整数分频器输出的占空比非50％的连续分频时钟信号进行延时及逻辑运算即可实现占空比为50％的任意连续分频的时钟信号，首先电路结构简单，其次在现有电路的外围添加模块，因此成本低，再次其可根据需求选择添加的外围电路模块的个数而实现任意分频，因此适用性强。