本发明公开了一种均匀分相输出的耦合式倍频延迟锁相环C‑MDLL电路，包括逻辑选择器、同步分频器、压控延迟链、启动电路、鉴相器、电荷泵、内部鉴相转换模块。所述压控延迟链内每个压控延迟单元之间均添加BUFFER缓冲模块用于匹配MUX的传输延迟，保证各分相分布均匀；所述逻辑选择器用于快速切换MDLL的工作模式；所述内部鉴相转换模块用于内部信号鉴相前的对齐调整，以消除传统鉴频方法中因反馈信号经分频环节而引入的延时失配。本发明不但可有效降低MDLL输出时钟抖动，而且可实现均匀分相输出的性能，降低时间数字量化应用中的非线性误差。