本发明公开了一种降低ADC采样速率的装置及方法，包括IQ调制器、单刀双掷开关、中频带通采样链路、PLL参考时钟配置器与零中频采样链路，所述中频带通采样链路与零中频采样链路并行设置，所述单刀双掷开关用于控制中频带通采样链路与零中频采样链路的开闭，选择不同的采样模式。本发明将传统零中频低通采样装置与带通采样装置结合，利用内置开关进行通道选择，在信号中心频率较低时采用低通采样装置，在信号中心频率较高时采用带通采样装置，结构简单便于加工，可以大批量生产，结构限制较小，易于实现，其设计方法更为灵活，可以通过调整通道选择实现不同频带的信号接收，简化了中频到基带的电路设计，且降低了ADC的采样速率。