本发明属于模拟或数模混合集成电路技术领域，涉及一种高速SAR_ADC数字逻辑电路，具体为一种用于SAR_ADC的高速数字逻辑电路及采样调节方法，所述数字逻辑电路包括并行的比较器和逻辑控制单元，以及电容阵列DAC；比较器和逻辑控制单元被时钟信号同时触发；比较器输出有效比较结果Dp/Dn，逻辑控制单元输出相应的上升沿信号，通过设置延迟匹配，使得上升沿信号略晚于比较器输出Dp/Dn，Dp/Dn则被对应的上升沿信号捕获，从而建立电容阵列；本发明消除了传统并行数字逻辑采用数字逻辑窗口来捕获比较器效输出结果所带来的电容阵列错误建立的缺点；在采用异步逻辑的情况下，可以最大程度上增加SAR_ADC的采用时间。