本发明涉及一种应用于FPGA芯片的锁相环装置，包括：模式控制单元，用于根据第一参考时钟得到第二参考时钟，根据预设分频模式确定第一分频方式，并根据第一反馈时钟和第一分频方式得到第二反馈时钟；PLL模拟核心单元，用于根据第二参考时钟和第二反馈时钟得到第二时钟信号；频率调整单元，用于根据预设分频模式确定第二分频方式，并根据第一分频方式和第二分频方式对第二时钟信号进行整数分频和/或非整数分频。本发明利用模式控制单元、PLL模拟核心单元和频率调整单元，使锁相环装置既可以实现静态配置，也可以实现动态配置，增加了应用的多样性和设计的灵活性。