本发明提供了一种全并行LDPC译码器及FPGA实现方法，外信息节点更新模块接收并存储解调输出的软信息，补码转原码模块将外信息节点更新模块传送的码字进行补码转原码计算，并在迭代译码过程中并行的将变量节点更新模块输出的信息进行补码转原码计算，计算结果传送至校验节点更新模块；校验节点更新模块进行校验节点更新，变量节点更新模块进行变量节点更新，校验判决模块通过计算校验方程完成校验判决。本发明有效降低LDPC译码时延，在硬件资源消耗增加较少的前提下，极大提升了译码器的吞吐量。解决了高速通信系统接收机中译码器吞吐量不足的问题，从而为LDPC码在高速通信系统中的应用奠定了基础。