一种基于FPGA的QC‑LDPC码的高速码率兼容LDPC编码器，通过控制模块将输入信息序列的每个信息子块的分量的列向量送至校验位计算模块；将信息子块的分量的列向量通过延迟模块进行时间延迟后送至选择移位输出模块；移位操作模块，根据编码器的码率rate，确定循环移位寄存器的移位方法，并送至循环移位寄存器；根据确定循环移位寄存器的移位方法，对循环子矩阵Bi,j的首行数据bi,j(0)进行移位操作,根据移位操作后的结果与输入信息比特序列的逐信息比特，计算得到校验向量，将校验向量送至选择移位输出模块；选择移位输出模块，在不同时间输出校验向量和信息子块的分量的列向量，本发明的高速码率兼容编码器架构，不同码率之间可以最大程度地实现资源共享。