本实用新型公开了一种基于钛氧化物忆阻器的基本逻辑门电路，解决了忆阻器在施加偏置下的读状态下的信号会改变忆阻器阻抗状态的问题。本实用新型所述忆阻器包括有可变电阻、电压源VCVS、电感器Lmem、电感器内阻Rseries和电流源CCCS，所述电压源VCVS连接于可变电阻的两端，所述电感器Lmem和电感器内阻Rseries串联且与所述电压源VCVS并联，所述可变电阻包括第一电介质层、第二电介质层和金属电极，所述第一电介质层与第二电介质层串联，所述金属电极连接于串联的第一电介质层和第二电介质层的两端，所述电压源连接于所述金属电极的两端。