本发明公开了一种高速信号采样系统，包括时钟产生模块、分频单元、倍频单元、ADC模块以及FPGA模块，所述时钟产生模块的时钟信号输出端分别与分频单元、倍频单元相连，分频单元的转换时钟信号输出端、倍频单元的数据时钟信号输出端均与ADC模块的模拟信号输入端相连，ADC模块的数字信号输出端与FPGA模块相连，所述FPGA模块包括两路数据通道，每路数据通道由依次连接的数据接收单元、FIFO存储单元和串并转换单元组成，数据时钟信号输出端分别与每路数据通道的数据接收单元相连，转换时钟信号输出端与FIFO存储单元和串并转换单元相连。本发明通过双通道采样方式拓展到16通道，最后达到64通道18bit5MSPS的采集系统，使该采样系统具有较高采样率、高对比度以及高采样精度。