本发明公开了一种高速并行采样方法，包括以下步骤：S1：产生时钟信号后分别得到转换时钟信号和数据时钟信号；S2：将转换时钟模拟信号与数据时钟模拟信号经ADC输出至FPGA模块；S3：设定每一帧采样数据包括20个比特，且最高比特位的两个比特中的值为预设值，其余比特位的比特中的值为实际采样值；S4：判断来自ADC模块的数字信号与该数据时钟的采样数据的前两个比特中的值是否为预设值，若前两个比特中的值不是预设值，则进行预定时间的延迟后重新接收采样数据，直至前两个比特中的值为预设值，在每接收完一帧采样数据后，将采样数据发送至FPGA模块对应的FIFO存储单元；S5：串并转换采样数据；S6：循环S1~S5拓展到16通道，最后到64通道18bit5MSPS的采集系统。