本公开的实施例涉及串行器电路。数据字响应于主时钟信号的边沿而被并行地接收，并且响应于选择信号而被选择以用于串行输出。对于串行输出的数据字的所检测的时间偏移，选择信号和主时钟信号的生成被控制，以通过移位主时钟信号的边沿的定时和调整在主时钟信号的一个周期内生成的用于选择信号的值的序列来校正时间偏移。对于后向时间偏移，值的序列中的至少一个计数值被跳过，并且主时钟信号的边沿在时间上更早出现。对于前向时间偏移，值的序列中的至少一个计数值被保持，并且主时钟信号的边沿在时间上更晚出现。本实用新型的实施例能够减小所占用的电路面积并且降低功耗。