本发明涉及一种通用的适用于QC‑LDPC码的硬判决比特翻转译码器。该译码器的主要模块包括变量节点单元、校验节点单元和翻转指示器。借助于QC‑LDPC码的规则性，变量节点单元采用了部分移位结构，降低了对存储资源的消耗。校验节点单元采用了树形结构，减少了计算延迟。在翻转指示器中，将数据表示为one‑hot的方式，并且减少了最大值查找单元的输入数目，进而大幅降低了硬件资源消耗。本发明的译码器可满足目前绝大多数比特翻转算法的计算要求，可用于实现更加复杂的算法。由于合理的设计，相较于目前所公开的比特翻转译码器，本发明的译码器需要更少的面积和功耗，并且能够提供更高的吞吐率。