本实用新型提供一种延时锁相环电路及半导体存储器。延时锁相环电路包括延时链、第一寄存器、第一寄存器、逻辑处理单元、控制单元、复制延时单元以及鉴相器；延时链用于对输入信号进行延迟；逻辑处理单元用于读取第一寄存器和第二寄存器的设置编码，得到预估时钟周期；控制单元连接逻辑处理单元和延时链，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本实用新型通过读取寄存器的设置编码，获取预估时钟周期，从而对延时链的长度进行快速调整，保证电路的可靠性和准确性。