本发明涉及到一种基于FPGA的码长可变、速率可调的高速格雷互补码发生系统，包括：上位机、FPGA控制器、第一存储器、第二存储器、差分信号发送模块，上位机控制FPGA控制器产生并显示高速格雷互补码，FPGA控制器将产生的一对高速格雷互补码分别写入第一存储器和第二存储器中，随后从第一存储器和第二存储器中读取数据，并利用差分信号发送模块将其输出。利用该系统可以产生码长为2n（n为自然数），速率为615Mbps~3.125Gbps的码长可变、速率可调的高速格雷互补码。