本发明公开了一种基于TDPL逻辑的全加器，包括两个异或门、三个与非门和六个缓冲器，每个异或门和每个与非门的工作逻辑分别为三相双轨预充逻辑，全加器在一个周期内实现一次求值运算，当放电控制信号和预充控制信号进入低电平时，全加器进入预充阶段，当求值信号由低电平变为高电平时，全加器实现求值运算，当放电控制信号由低电平变为高电平时，全加器进入放电状态；优点是通过三相双轨预充逻辑的异或门和三相双轨预充逻辑的与非门作为全加器的基本单元，在每个工作周期内输出都从预充电高电平开始放电至低电平，消耗能量恒定，具有能量消耗与所处理数据相互独立的特征，防御逆向工程攻击的同时具有抗DPA攻击的特性，功耗较低。