本发明公开了一种基于ISERDES和并行FIR滤波的高速信号预处理方法，其特征在于包含以下步骤：S1、对高速ADC输出的采样率为fs的数据进行ISERDES串转并处理，转换为L路采样率均为fs/L低速信号；S2、将L路低速采样信号进行并行正交变换，每一路低速信号均处理为包含I、Q分量的零中频信号；S3、应用并行FIR滤波方法对S2生成的零中频信号进行并行FIR滤波，将其中的镜频分量滤除；S4、将并行FIR滤波后的信号进行同相合成相加，得到L路采样率均为fs/L的基带信号。其优点是：在信号带宽大、采样速率高、FPGA处理速度受限的情况下，充分利用FPGA器件的内部资源对高速信号进行降速处理，并应用并行FIR滤波方法对多路并行信号进行镜频抑制，解决高速信号在FPGA中实时处理的难题。