本发明公开了一种高速GeneralizedIntegratedInterleaved(GII)code译码器的硬件架构。现有文献对GII的译码算法研究仅仅停留在软件层面，本发明首次提出了GII译码器的硬件架构。该架构充分利用GII码的特性，拥有极高的速度。为满足高吞吐率的要求，在interleave层面采用全并行；而在符号层面，校正子计算单元、嵌套校正子计算单元、钱搜索单元和数值计算单元均采用部分并行。针对算法中嵌套校正子的计算和关键方程系数更新两个部分，本发明设计了对应的高效硬件架构。而在逆矩阵乘法模块中，免去了复杂的矩阵求逆，使用查找表来实现。本架构可以达到极高的吞吐率，再考虑到GII码本身极低的译码复杂度，很适合应用在要求高速和低功耗FEC方案的场景中。