本实用新型公开了一种应用于FPGA/CPLD的按键消抖逻辑电路，包括：分频电路和D触发器电路，所述分频电路的时钟输入端与系统时钟连接，分频电路的时钟输出端与D触发器电路的时钟输入端连接，D触发器电路的输入端输入按键信号，D触发器电路的输入端还与反相器电路的输入端连接，反相器电路的输出端与逻辑与电路的一路输入端连接，D触发器电路的复位端与分频电路的复位端连接，D触发器的输出端与逻辑与电路的另一路输入端连接，逻辑与电路的输出端输出处理后的按键信号。本实用新型可以有效地滤除上述电路系统中外接开关按键“闭合‑打开”过程中由于机械抖动而引入的抖动脉冲，甄别有效按键信号，避免由于开关机械抖动而引起的信号误触发。