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专利名称用于同步应答器内有源负载调制时钟的方法和对应应答器
申请日2018-07-12
申请号/专利号CN201810763733.9
专利权人意法半导体有限公司;意法半导体发展有限责任公司
申请人意法半导体有限公司;意法半导体发展有限责任公司
发明人/设计人M·什蒂格利奇;N·苏哈多尔尼克;M·乌德比纳
公告日2019-01-22
公告号CN109257072A
法律状态审中
专利类型发明
行业分类

摘要

本公开涉及用于同步应答器内有源负载调制时钟的方法和对应应答器。应答器使用有源负载调制与读取器通信。应答器包括数字锁相环(DPLL),其在操作中生成与读取器的载波时钟同步的有源负载调制(ALM)载波时钟。在数据帧的传输之间,DPLL被置于闭合DPLL的反馈环路的操作的锁定模式。在具有持续时间的传输数据帧内,在传输数据帧的持续时间中,DPLL被置于打开反馈环路的操作的保持模式。在传输数据帧的持续时间期间,至少一次地调整ALM载波时钟的相位。
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