本实用新型涉及同步升压转换器技术领域，尤其涉及一种用于PWM型同步升压转换器的使能关断时序逻辑电路，包括第一非门构成的反相单元，第一与非门和第二与非门构成的第一RS触发器，第三与非门和第二非门构成的第一逻辑单元，第三非门、第四非门、第一MOS管、第二MOS管、电阻和电容构成的逻辑延时单元，第五非门、第四与非门、第五与非门和第六非门构成的第二逻辑单元，第六与非门和第七非门构成的逻辑切换单元，第一或非门和第二或非门构成的第二RS触发器；本实用新型在现有PWM型同步升压转换器的基础上，将过零检测的输出信号和固定延时信号引入PWM控制信号中，在外界使能关断时对电感储能进行有效释放，降低对功率管的损坏。