描述了一种极化编码器电路(600、1600)。极化编码器电路(600、1600)包括一条或多条数据路径(601、1601、1602，1603)；以及至少一个逻辑三维3D存储器块(602、603、1605)，耦合到一条或多条数据路径(601、1601、1602，1603)并包括逻辑3D存储器块的一个或多个随机存取存储器RAM(1107、2807)的数量作为第一维度，其中一个或多个RAM(1107、2807)包括一个或多个元素的宽度作为第二维度以及一个或多个地址的深度作为第三维度，并且其中第一维度或第二维度具有尺寸其中sd是在一条或多条数据路径(601、1601、1602、1603)中的数据路径中的级数。控制器(604、1606)耦合到至少一个逻辑3D存储器块(602、603、1605)并被配置为指引一条或多条数据路径(601、1601、1602，1603)处理跨第一维度和第二维度中的至少一个维度从至少一个逻辑3D存储器块(602、603、1605)读取的位，并被配置为指引一条或多条数据路径(601、1601、1602、1603)将经处理的位跨第一维度和第二维度中的至少一个维度写入至少一个逻辑3D存储器块(602、603、1605)。