包含以行和列的阵列布置的逻辑瓦片阵列的集成电路。该逻辑瓦片阵列包括：第一逻辑瓦片，以接收第一外部时钟信号，其中，第一多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第一外部时钟信号或(ii)来自第一多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第一外部时钟信号的延迟版本；以及第二逻辑瓦片，以接收第二外部时钟信号，其中，第二多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第二外部时钟信号或(ii)来自第二多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第二外部时钟信号的延迟版本，其中，第一外部时钟信号和第二外部时钟信号是相同的时钟信号。