本发明一种高效低复杂度的QC‑LDPC码全并行分层结构译码器，主要包括接收信道信息模块、校验信息存储模块、后验概率信息存储模块、译码结果存储模块、消息处理模块、译码输出模块和迭代译码控制模块；本发明将后验概率信息和信道初始化信息共同使用一个后验概率信息存储模块，节省了一半的存储空间的占用，能够有效降低硬件资源的占用，解决了传统译码器消耗硬件资源较大和迭代速度慢的问题，而本发明将控制状态机分成3个相对独立的小状态机，能够独立完成各自的功能，降低延时并提高工作频率，同时提升同步性能。