本实用新型公开了一种基于高速DDS的捷变频率源，包括锁相环、高速DDS、FPGA以及开关滤波器组，其中锁相环连接高速DDS的输入端，为高速DDS提供参考时钟信号，高速DDS的输出连接开关滤波器组的输入，高速DDS产生快速跳频信号经开关滤波器组进行分段滤波后输出。本实用新型通过FPGA根据外部输入的控制码控制高速DDS产生捷变频率信号，并通过由FPGA控制的切换开关来选择不同的滤波器进行滤波输出，利用高速DDS的纳秒级捷变频率特点，并通过滤波器的带外抑制，滤除带外杂散，避免DDS输出的杂散落在要求的频带内，实现了宽带快速捷变频以及低杂散输出。