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专利名称构造具有用于速率兼容的QC-LDPC编码的行正交性的奇偶校验矩阵
申请日2018-05-10
申请号/专利号CN201880030726.6
专利权人高通股份有限公司
申请人高通股份有限公司
发明人/设计人T·理查森
公告日2019-12-27
公告号CN110622425A
法律状态审中
专利类型发明
行业分类

摘要

本公开内容的某些方面总体上涉及用于例如使用包括根据高速率核心图的第一层和用于HARQ传输的第二层的奇偶校验矩阵,来解码准循环低密度奇偶校验(QC‑LDPC)速率匹配码的方法和装置,其中,奇偶校验矩阵具有准行正交性或者第二层内的完全正交性。用于执行低密度奇偶校验(LDPC)解码的示例性方法包括:接收与LDPC码字相关联的软位,并使用奇偶校验矩阵来执行对软位的LDPC解码,其中,奇偶校验矩阵的每一行对应于被提升的LDPC码的被提升的奇偶校验,奇偶校验矩阵的至少两列对应于被提升的LDPC码的被删余的变量节点,并且奇偶校验矩阵在至少两个被删余的变量节点都连接到的行的下面的每对连续行之间具有行正交性。
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