本发明公开一种适用于2‑bit‑per‑cycle SAR ADC的异步时钟产生电路，包括比较器转换完成标志信号产生单元、门控信号产生单元、中间比较器判决完成标志信号产生单元以及比较器异步时钟产生单元，其中，比较器转换完成标志信号产生单元的输出信号与转换时钟Conv作为门控信号产生单元的输入信号；2‑bit‑per‑cycle SAR ADC的中间比较器的输出信号Q2/QB2是中间比较器判决完成标志信号产生单元的输入信号；门控信号产生单元与中间比较器判决完成标志信号产生单元的输出信号作为比较器异步时钟产生单元的输入信号；比较器异步时钟产生单元的输出信号作为第一至第三比较器的异步时钟。此种电路在实现高速数据转换的情况下，避免使用高于采样率多倍的外部时钟，同时避免了同步亚稳态易发的问题。