本发明公开了一种Triple‑Error‑CorrectingReed‑Solomon(TEC‑RS)码的新型超低运算量解码算法及硬件架构。本发明算法部分推导出TEC‑RS码的错误图样的简洁表达式，对应硬件架构依据提出的算法设计出最优化电路。该硬件架构包括：先进先出缓冲器、伴随式计算电路、错误位置求解参数计算模块、错误图样计算单元、加法器。其中在我们设计的架构中，用直接错误图样计算单元取代了KES的迭代运算以及ChienSearch和Forney模块的穷举运算。同时，我们设计的架构是一种完全正向前馈电路，可以插入流水线使解码器吞吐率大幅增加，避免了其他RS解码算法中的都存在的迭代循环。本发明提出的新型TEC‑RS解码算法及其相应架构不仅具有更快的运算速度，而且运算量超低，在RS码纠错码的实际应用中有重要的实用价值。