本发明属于数字通信技术领域，涉及一种基于随机比特流更新的LDPC译码器。该译码器包括译码控制单元，输入缓存单元，信息转化单元，变量节点更新单元，校验节点更新单元，码字校验单元，串行输出单元。其中，基于随机计算原理使得变量节点和校验节点单元结构简单，降低了布线难度；变量节点更新结构进行信号共享，使得该单元资源占用更少；针对不同度数的变量节点采用不同构造方式，使得译码器的资源更少，译码速度更快；采用“交替参数”和“重译码”的译码优化策略，可以提升译码性能；对两层节点之间的连线使用“半洪泛”技术，可以有效提高LDPC译码器的运行时钟频率和数据吞吐率；“双校验”技术使得译码收敛速度更快。