本发明公开了一锁存器，包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元。当锁存器处于穿通模式，时钟信号CLK为高电平时，时钟信号CLK_B为低电平,数据从输入端D传入,通过第一～第三传输门,到达存储单元内的第二和第四节点和输出端Q；处于锁存模式，当时钟信号CLK为低电平时，时钟信号CLK_B为高电平；第一～第三传输门关闭，第四传输门打开，数据从存储单元中输出，经过MULLER C单元，以及第四传输门到达输出端Q。本发明所述的锁存器在电路受到干扰时，能迅速恢复正确的逻辑状态。