在所描述的示例中，用于捕捉相对于时钟的重复信号的时钟生成包括：时钟电路系统，其在时钟周期(TCLOCK)内提供具有有效时钟边沿(101)和无效时钟边沿(102)的时钟(100)；以及信号捕捉电路系统，其基于确定设置/保持窗口(13)的预定设置和保持时间(tSETUP/tHOLD)，在有效时钟边沿处捕捉重复信号转变(20、21/22)。时钟相位调整电路系统被配置为调整时钟相位，使得重复信号转变(20、21)发生在设置/保持窗口(13)之间的信号捕捉窗口(14)内。时钟相位调整可以基于：将时钟无效边沿(102)与重复信号转变(21)对齐；和/或将时钟和重复信号转变的连续相位比较取平均；和/或选择性地执行初始极性反转以生成极性反转时钟，然后调整极性反转时钟的时钟相位。一种示例性实施方式是JESD204B(子类1)，其相对于SYSREF时序基准控制信号来调整DEVCLK相位。