本发明适用于分频器技术领域，提供了一种抗单粒子加固的分频器电路。该分频器包括：加固的D触发器和加固的与非门。相较于现有技术，本发明通过对时序逻辑电路和组合逻辑电路进行加固，提高了分频器电路的抗单粒子效应能力。D触发器包括时钟输入电路、DCVSL型主锁存器、DCVSL型从锁存器、Quatro型数据存储单元和Muller‑C型输出缓冲单元，其中DCVSL型主锁存器、DCVSL型从锁存器和Muller‑C型输出缓冲单元均采用双模冗余加固，从而提高时序逻辑电路的抗单粒子翻转效应。与非门采用差分串联电压开关逻辑结构进行加固，提高组合逻辑电路的抗单粒子瞬态效应。本发明具有高共模抑制比、抗单粒子效应等优点。