本实用新型涉及一种DDS信号源时钟发生电路，所述时钟发生电路包括：ARM处理器，第一DDS模块，第二DDS模块，PLL模块，第一DAC模块以及比较器模块，所述ARM处理器根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块，由所述第一DDS模块根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块，由所述第一DAC模块进行数模转换后输出给比较器模块，由所述比较器模块生成方波信号后反馈至PLL模块进行倍频成采样率时钟信号，由所述PLL模块将所述采样率时钟信号发送给第二DDS模块以提供整数时钟信号。通过上述方案，克服生成的波形在每个周期的起始点不一致的缺点。