本发明提出一种基于FPGA的时间数字转换(TDC)方法，通过使用FPGA的数字时钟管理工具(DCM)对时钟进行相移，产生2个或4个相位相差180°或90°的时钟，产生的时钟分布在FPGA上的不同时钟区域，并配置相同的延时链程序。通过反相器组，使输入待测信号到达每组延时链的时间相差不超过1ns。本发明产生的实际效果是对时钟进行了倍频，使得延时链的长度可以减少到原来的一半或1/4，从而保证延时链上的延时特性一致，解决由于延时链过长造成的微分非线性(DNL)问题。