本发明涉及一种锁相环输出时钟信号稳定度的检测方法及设备，该方法包括：对进入第一时钟域的时钟信号检测，若出现上升沿，则得到采样信号，将其从第一时钟域内传输到第二时钟域，计数器对采样信号的脉冲计数；将其反馈回所述第一时钟域，生成停止计数信号，并从第一时钟域向第二时钟域发送停止计数信号，控制计数器停止计数，并将获取到的计数值存储到计数器中；通过数值比较器对获取到的相邻的两次计数值进行比较，直到两次计数值的差值小于预设定值。通过两次同步计数，若两次计数的差值小于预设值，则表明锁相环信号输出频率稳定，避免了时钟频率的频繁切换，进而解决了集成电路中锁相环时钟信号输出不稳定的问题。